面向时延优化的CMOL电路容错映射
Defect-Tolerant Mapping of CMOL Circuit Targeting Delay Optimization
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摘要: 研究背景：
随着半导体工艺逐渐推进到纳米时代，下一个运算时代需要新材料、新器件、新架构的突破。得益于纳米电子技术的长足发展，纳米集成电路凭借其高集成度、高运算频次、低功耗等优势被认为是可延续摩尔定律的前沿技术之一。由于难以精确控制自底向上的自组装技术以及纳米器件的分子级尺寸，CMOL电路中存在远高于CMOS电路的缺陷率。为提高CMOL电路的良率，容错映射技术是在缺陷CMOL电路中实现给定逻辑功能的重要途径。但传统的容错研究主要集中于缺陷的有效规避，而映射之后CMOL电路的性能，如时延等，并未被考虑。性能研究的缺失限制了CMOL电路的实用化发展。
目的：
我们的研究目标是，提供一种从基于NOR\NOT逻辑表示的组合逻辑电路到缺陷CMOL电路的容错映射方法，通过该方法不仅可以快速实现正确的逻辑功能，还能改善映射电路的时延性能。
方法：
我们提出了一种面向时延优化的CMOL电路容错映射算法，按连接边的时延余量划分逻辑电路，为不同时延余量的连接边和节点对应选用不同容错策略，分批次进行针对性映射。通过C语言实现了所提出的算法，并采用基准电路对本文方法加以验证。
结果：
本文方法对中大规模的映射任务表现出良好的映射成功率和时延优化效果。通过对ISCAS中的基准电路开展实验，结果表明，本文方法在性能优化方面具有明显优势。与目前最新的多缺陷容错映射方法相比，本文方法可以改进15.22%的时延和37.83%的面积。此外，本文容错方法在不同缺陷环境下均具有良好容错能力。
结论：
本文提出了一种可优化CMOL电路时延性能的容错映射方法，实验结果表明，CMOL电路不同缺陷的容错策略对于映射结果的时延影响有较大区别。将不同容错策略运用于不同路径节点的映射中，可以显著改善映射结果的时延性能。面向时延优化的容错映射方法对CMOL电路的实用化具有重要意义，后续将开展面向功耗优化的容错方法研究。Abstract: In view of the significant number of defective nanodevices in the Cmos/nanowire/MOLecular hybrid (CMOL) circuit, defect-tolerant mapping is an essential step to achieve correct logic operations in defective CMOL circuits. However, less effort has been made to improve circuit delay by defect-tolerant strategies. In this paper, the factors affecting the delay of mapped circuits are analyzed, and the path-tree based defect-tolerant mapping method for the delay optimization is proposed. From the logic-domain, the terminology of the path tree is presented, and the logic circuit is first partitioned into multiple path trees. Then, the mapping areas in the physic-domain are pre-planned for (near) critical path trees. During the mapping process, the specific mapping modes and an updating strategy are formulated to map the path trees:inputs are mapped based on input sorting; (near) critical path trees are mapped with priority, while the others are mapped in a hierarchical way. Finally, an improved tabu search algorithm is employed to verify the validity of the proposed defect-tolerant mapping method. Experimental evaluations on the ISCAS benchmarks show that the proposed method can reduce circuit delay by 15.22%.
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