摘要: 随着集成电路制造进入纳米工艺时代，由于特征尺寸的不断减小，制造过程对成品率的影响明显增加，需要设计者给予更多的关注。于是，可制造性设计（Design For Manufacturing，DFM）的概念被提了出来。集成电路制造过程中出现在芯片上的缺陷可以粗略地分为两种：系统缺陷和随机缺陷。系统缺陷可以在制造的过程中解决，而随机缺陷却不能被彻底清除。由于这种缺陷多以圆形出现，又称作随机点缺陷。随机点缺陷是设计过程中应该被减小的目标。主要有两种类型的随机点缺陷：多余金属的缺陷和缺失金属的缺陷。前者会引发短路故障，而后者会引发开路故障。点缺陷也不是必然会造成短路或开路故障，当点缺陷大到能够连接两条不相邻的导线或阻断一条连续的导线时就会导致电路失效。因此，一个缺陷能导致电路故障的可能性依赖于这个缺陷发生的位置、它本身的尺寸和版图的密度。在成品率分析模型中影响成品率的重要因素之一是可能产生点缺陷的关键区域（Critical Area）的数量。如果能够减少关键区域的数量，就能减小点缺陷引发电路故障的概率，从而提高成品率。与点缺陷类型相对应，关键区域也分为可以引发开路的关键区域和可以引发短路的关键区域两种。先前减少关键区域的方法都是通过在版图后后处理过程来实现的，如：采用版图压缩的方法，及通过线网移动和切割的版图修改方法等来减少关键区域。后处理的方法本身高度依赖于前期的版图结果，可改进余地有限。本文从可制造性设计（DFM）的角度出发，提出了一种在布线过程中考虑关键区域影响的全新的无网格布线算法。根据已有的一种负二项式成品率模型， 其中，Y是芯片的成品率，成品率影响因子，d是每单位区域内点缺陷的平均数目，A是芯片的面积，是一个点缺陷可能导致电路错误的可能性，是聚类因子，乘积表示关键区域的大小，表示芯片上对点缺陷敏感区域的面积。这些参数通常可有集成电路制造厂使用成品率估计工具来获得。由上述公式，我们知道成品率和关键区域的面积大小密切相关，只要我们能够减少关键区域的面积，就一定能够提高成品率。我们采用在布线过程中直接考虑关键区域影响的方法，在布线的同时减少关键区域。为了实现这一目标，我们提出了一个能同时表示线长影响和关键区域影响的布线成本函数，采用无网格块扩展的布线算法，及基于算法限制搜索空间策略。算法在多层布线中能够有效地防止线网在同一层中的拥挤，而导致关键区域过多的现象，同时该无网格布线方法能够灵活地处理复杂的设计规则，并能实现更高的布通率。实验结果表明，我们的布线算法能大幅度的减少关键区域的面积（平均减少21%），同时布通率维持在一个较高的水平（达到99%）。