摘要: 1．本文的创新点本文在一款高性能通用处理器芯片中，设计了足以满足工业量产的低成本低功耗的可测试性结构并给出了合理高效的量产测试方案。在本文提出的可测试性结构中，使用片上锁相环时钟作为实速测试捕获时钟的时钟控制模块，结构简单易行便于扩展，在国内外均属创新研究。本文在该款处理器芯片中使用了混合测试压缩结构，使得测试压缩率达到十倍以上，在该系列芯片的压缩率上创下新高。为尽可能降低可测试性设计的硬件开销，增加测试和调试的可行性，本文在存储器内建自测试设计中使用一种特殊的扫描链结构替代传统的失效位图，用以进行失效分析和精确测试与诊断，获得了很好的效果。在测试方案定制上，本文给出了该款存储器进行样片测试的流程与测试项目的样片测试结果，并分析了测试数据。2．实现方法本文在可测试性设计、测试生成上实现方法如下：1）设计模块级的测试压缩结构与顶层非压缩扫描链结合的混合测试压缩结构。在模块级添加测试压缩结构的同时进行物理设计。这样的设计流程大大节省了设计开发时间，获得测试压缩率和开发时间的均衡收益。2） 在存储器内建自测试电路结构设计中，使用March14N和March17N作为测试算法。MBIST电路覆盖L1、L2 cache和部分register file。没有添加MBIST电路的register file模块，则在每个模块数据读写端口都连接了可扫描寄存器，在扫描测试过程中，通过多拍捕获的测试向量来提高测试覆盖率。为进一步降低内建自测试电路的硬件开销，本文在设计过程中采用一种特殊的扫描链结构——scan collar——替代传统的失效位图（bitmap），这种扫描链结构使得测试更加灵活，并便于失效分析和调试。3） 使用D触发器搭建时钟控制链，用于控制传播PLL生成的实速时钟。这种电路结构比国际同类研究提出的电路结构更加简便易行，也便于扩展到多时钟域的实速测试。本文通过使用多选电路结构实现了灵活提供低速、实速测试时钟和系统时钟的多种时钟信号随时切换的时钟控制功能。4） 进行测试生成时，采用两个流程分别生成实速测试向量，使得测试覆盖率、测试功耗与测试时间取得均衡收益。本文还给出了该款芯片的样片测试结果，通过介绍测试流程和测试项目，分析测试结果中时延故障，静态漏电流故障以及实速测试中电压与IR Drop等问题。3．结论及未来待解决的问题本文在该高性能通用处理器中添加的可测试性设计使得该芯片获得了高达99%的测试覆盖率，且可以使用低成本的测试仪进行实速测试。通过评估测试功耗与测试时间之间的均衡，本文提出的可测试性设计架构与测试生成方案获得了较好的收益。由于本文所提出的可测试性设计仍具有特殊性和局限性，在未来工作中，我们将进一步优化扫描压缩结构，进一步降低测试向量数量和测试功耗。对于逐渐转变为芯片主体的内嵌式存储器，存储器的可靠性和成品率将是未来研究的重点。对于多核处理器，我们将研究适合测试多个同构核的测试架构来满足芯片的测试要求。4．实用价值或应用前景本文提出的可测试性设计满足高性能芯片量产测试的要求，可提供芯片管脚的AC/DC测试，芯片的JTAG测试，固定型故障测试，实速测试，内嵌式存储器测试，静态漏电流测试等测试项。对处理器和ASIC芯片的可测试性设计具有借鉴意义。